怎么写管脚配置

1.在ise中怎么分配管脚老六-fpga
首先要写UCF文件 。在ucf文件编辑一般格式:NET “端口” LOC = 引脚编号|标准电压 。引脚编号看技术手册即可(对应你用的板子的技术手册) 。标准电压的话在板子的电路图中可以找到,就是bankX相对应的电压(一般在电路图的最后一页),希望你能采纳 。
userwjp-263927
LS说的约束文件的确是一个很简单的方法,管理起来也很容易 。
如果你实在不愿意用程序的方式来分配,当然也是可以的 。(其实我个人更加推荐约束文件的方式 。)
现在的ISE里有一个叫做PlanAhead的工具,可以通过GUI的方式来分配管脚 。
2.FPGA的引脚如何配置一一回答,从简单到复杂 。
首先说IO standard:这个是用于支持对应不同的电平标准 。FPGA IO口的电压由IO bank上的VCC引入 。一个bank上引入3.3V TTL电平,那么此时整个bank上输出3.3V的TTL电平 。设置这个第一是为了和current strength一起计算功率 。第二个是用于在IO口上加载正确的上拉/下拉电阻 。只要你设置完成,Quartus会按照你的电平标准自动布线 。
第二是IO Bank:你在quartus pin planner 的top view下右键然后点击 show IO banks,这个时候就会看到FPGA的管脚被几种颜色划分开了 。一种颜色下的IO口代表一组bank 。你在吧管脚的location约束完成以后 。IO Bank会自动填充完毕的 。
第三是Group:Group就是你所输出的信号的名字啦 。比如你有一组信号叫cnt 。你对cnt的某一根赋值,那么 。。这里的Group会自动填充为cnt。
第四是Reserved:这个是对管脚内部的IO逻辑进行约束的,你在下面可以看到一些值 。介绍几个吧 。bidrectional:双向,tri-state:三态等等 。这个约束的是FPGA在IO端的输入输出区域的逻辑 。比如你选择tri-state 。那么这个时候,在你IO口前部的IO区,quartus会自动给你生成一个三态门 。
第五个是Vref Group:这个Group是bank内部的细分区域,因为一个bank可能多达60个脚 。为了快速定位,你可以利用这个vref group来找到某个管脚 。(这个是非修改属性)无法修改 。
你的理解是正确的,另外,跨越IO bank的信号没有问题 。只是注意跨bank的电平是否一致即可 。对于跨IO bank的延迟对于FPGA而言没有多少延迟 。
管脚分配呢,你可以看一下quartus里面pin planner内部那张 top view对于每个管脚的说明 。大多数管脚是可以当做普通IO使用的 。只是有些特殊要求的时候 。只可以使用对应的IO,比如差分输入,高时钟输入等等 。这个是要参照对应器件的IO 手册来决定的 。而且对应的设计大多数的器件生产商都会给出参考设计 。里面包括了IO的设计,pcb的设计以及内部程序端口的约束 。所以具体问题具体分析 。
3.如何实现gpio口模式的配置一、STM32的输入输出管脚有下面8种(4输入 2输出 2复用输出)可能的配置: ① 浮空输入_IN_FLOATING ② 带上拉输入_IPU ③ 带下拉输入_IPD ④ 模拟输入_AIN ⑤ 开漏输出_OUT_OD ⑥ 推挽输出_OUT_PP ⑦ 复用功能的推挽输出_AF_PP ⑧ 复用功能的开漏输出_AF_OD 1.1 I/O口的输出模式下,有3种输出速度可选(2MHz、10MHz和50MHz),这个速度是指I/O口驱动电路的响应速度而不是输出信号的速度,输出信号的速度与程序有关(芯片内部在I/O口 的输出部分安排了多个响应速度不同的输出驱动电路,用户可以根据自己的需要选择合适的驱动电路) 。
通过选择速度来选择不同的输出驱动模块,达到最佳的噪声控制和降低功耗的目的 。高频的驱动电路,噪声也高,当不需要高的输出频率时,请选用低频驱动电路,这样非常有利于提高系统的EMI性能 。
当然如果要输出较高频率的信号,但却选用了较低频率的驱动模块,很可能会得到失真的输出信号 。输出速度又称输出驱动电路的响应速度,可理解为:输出驱动电路的带宽,即一个驱动电路可以不失真地通过信号的最大频率 。